VHDL VITAL™
Vodič za simulaciju

Uvod

Ovaj vodič za VHDL Vital Simulation sadrži informacije o korištenju ModelSim-a za simulaciju dizajna za Microsemi SoC uređaje. Pogledajte online pomoć za dodatne informacije o korištenju softvera SoC.
Pogledajte dokumentaciju priloženu uz vaš simulator za informacije o izvođenju simulacije.

Pretpostavke dokumenta
Ovaj dokument pretpostavlja sljedeće:

1. Instalirali ste Libero SoC softver. Ovaj dokument je za Libero SoC softver v10.0 i noviji. Za prethodne verzije softvera, pogledajte Naslijeđeni VHDL Vital Simulation Guide.
2. Instalirali ste svoj VHDL VITAL simulator.
3. Upoznati ste sa UNIX radnim stanicama i operativnim sistemima ili sa računarima i Windows operativnim okruženjima.
4. Upoznati ste sa FPGA arhitekturom i softverom za dizajn FPGA.

Document Conventions
Ovaj dokument koristi sljedeće varijable:

• FPGA porodične biblioteke su prikazane kao . Zamijenite željenu varijablu porodice FPGA sa porodicom uređaja po potrebi. Za nprample: vcom -work .vhd
• Prevedene VHDL biblioteke su prikazane kao . Zamena za željenu varijablu VHDL porodice po potrebi. VHDL jezik zahtijeva da imena biblioteka počinju alfa znakom.

Pomoć na mreži
Microsemi SoC softver dolazi sa online pomoći. Pomoć na mreži specifična za svaki softverski alat dostupna je u meniju Pomoć.

Setup

Ovo poglavlje sadrži informacije o postavljanju ModelSim simulatora za simulaciju Microsemi SoC dizajna.
Ovo poglavlje uključuje softverske zahtjeve, korake koji opisuju kako kompajlirati Microsemi SoC FPGA biblioteke i druge informacije o podešavanju za alat za simulaciju koji koristite.

Softverski zahtjevi
Informacije u ovom vodiču odnose se na Microsemi Libero SoC softver v10.0 i noviji i VHDL simulatore kompatibilne sa IEEE1076.
Osim toga, ovaj vodič sadrži informacije o korištenju ModelSim simulatora.
Za specifične informacije o tome koje verzije podržava ovo izdanje, idite na sistem tehničke podrške na Microsemi web stranica (http://www.actel.com/custsup/search.html) i pretražite ključnu riječ treće lice.

ModelSim
Budući da se instalacijska putanja razlikuje za svakog korisnika i svaku instalaciju, ovaj dokument koristi $ALSDIR da naznači lokaciju na kojoj je softver instaliran. Ako ste korisnik Unixa, jednostavno kreirajte varijablu okruženja koja se zove ALSDIR i postavite njenu vrijednost na instalacijsku stazu. Ako ste korisnik Windows-a, zamijenite $ALSDIR instalacijskom putanjom u naredbama.
Koristite sljedeću proceduru za kompajliranje biblioteka za ModelSim simulatore. Unesite UNIX komande u UNIX prompt. Unesite Windows komande u komandnu liniju prozora ModelSim Transkript.
Komande ispod su za Windows. Da bi naredbe radile za UNIX, koristite kosu crtu naprijed umjesto natrag.

Ova procedura kompajlira Microsemi VITAL biblioteku u direktoriju $ALSDIR\lib\vtl\95\mti. Morate kompajlirati modele FPGA biblioteke da bi VITAL biblioteke ispravno radile.
Napomena: Ako već postoji MTI direktorij u direktoriju $ALSDIR\lib\vtl\95, kompajlirane biblioteke mogu biti prisutne i možda nećete morati izvoditi sljedeću proceduru.

1. Kreirajte biblioteku pod nazivom mti u direktoriju $ALSDIR\lib\vtl\95.
2. Pozovite simulator ModelSim (samo za Windows).
3. Promijenite u direktorij $ALSDIR\lib\vtl\95\mti. Unesite sljedeću naredbu u prompt: cd $ALSDIR\lib\vtl\95\mti
4. Kreirajte a porodična biblioteka. Unesite sljedeću naredbu u prompt: vlib
5. Mapirajte VITAL biblioteku na imenik. Unesite sljedeću naredbu u prompt: vmap $ALSDIR\lib\vtl\95\mti\
6. Sastavite svoje VITAL biblioteke.
   vcom -work ../ .vhd
   Za nprampda biste kompajlirali 40MX biblioteku za vaš simulator, upišite sljedeću naredbu: vcom -work a40mx ../40mx.vhd
7. (Opcionalno) Sastavite biblioteku migracije. Izvedite ovaj korak samo ako trebate koristiti biblioteku migracije. Otkucajte sljedeću naredbu u prompt: vcom -work ../ _mig.vhd

Design Flow

Ovo poglavlje opisuje tok dizajna za simulaciju dizajna sa VHDL VITAL-kompatibilnim alatom za simulaciju.

VHDL VITAL Design Flow
VHDL VITAL tok dizajna ima četiri glavna koraka:

1. Kreirajte dizajn
2. Implement Design
3. Programiranje
4. Verifikacija sistema

Sljedeći odjeljci detaljno opisuju ove korake.

Kreirajte dizajn
Tokom kreiranja/verifikacije dizajna, dizajn se snima u VHDL izvor (ponašanju) na nivou RTL-a file.
Nakon snimanja dizajna, možete izvesti simulaciju ponašanja VHDL-a file da potvrdite da je VHDL kod ispravan. Kod se zatim sintetiše u VHDL netlistu (strukturalnu) na nivou kapije. Nakon sinteze, možete izvesti opcionalnu strukturnu simulaciju dizajna prije rasporeda. Konačno, EDIF netlist se generira za korištenje u Libero SoC-u i VHDL strukturna post-layout netlist se generira za simulaciju vremena u VHDL VITAL-kompatibilnom simulatoru.

VHDL izvorni unos
Unesite svoj izvor VHDL dizajna koristeći uređivač teksta ili HDL editor koji je osjetljiv na kontekst. Vaš izvor VHDL dizajna može sadržavati konstrukcije na nivou RTL-a, kao i instancije strukturnih elemenata, kao što su Libero SoC jezgra.

Simulacija ponašanja
Izvršite simulaciju ponašanja vašeg dizajna prije sinteze. Simulacija ponašanja provjerava funkcionalnost vašeg VHDL koda. Obično koristite nula kašnjenja i standardni VHDL testni sto za pokretanje simulacije. Pogledajte dokumentaciju priloženu uz vaš alat za simulaciju za informacije o izvođenju funkcionalne simulacije.

Sinteza
Nakon što ste kreirali svoj bihevioralni VHDL izvor dizajna, morate ga sintetizirati. Sinteza transformiše bihevioralni VHDL file u netlistu na nivou kapije i optimizuje dizajn za ciljnu tehnologiju. Dokumentacija uključena s vašim alatom za sintezu sadrži informacije o izvođenju sinteze dizajna.

EDIF Netlist Generacija
Nakon što ste kreirali, sintetizirali i verifikovali svoj dizajn, softver generiše EDIF netlistu za mjesto i rutu u Libero SoC-u.
Ova EDIF netlist se također koristi za generiranje strukturne VHDL netlist za korištenje u strukturnoj simulaciji.

Strukturna VHDL Netlist Generacija
Libero SoC generiše VHDL netlist na nivou kapije iz vaše EDIF netlist za upotrebu u strukturnoj simulaciji prelayouta nakon sinteze.
The file je dostupan u direktoriju /synthesis ako želite simulaciju izvesti ručno.
Strukturna simulacija
Izvedite strukturnu simulaciju prije postavljanja i usmjeravanja. Strukturna simulacija provjerava funkcionalnost vaše strukturne VHDL netlist pre-sinteze prije rasporeda. Koriste se kašnjenja jedinica uključena u kompajlirane Libero SoC VITAL biblioteke. Pogledajte dokumentaciju priloženu uz vaš alat za simulaciju za informacije o izvođenju strukturalne simulacije.

Implement Design
Tokom implementacije dizajna, postavljate i usmjeravate dizajn koristeći Libero SoC. Dodatno, možete izvršiti analizu vremena. Nakon postavljanja i rute, izvršite simulaciju post layout-a (vremenskog rasporeda) sa simulatorom kompatibilnim sa VHDL VITAL.
Programiranje
Programirajte uređaj sa softverom i hardverom za programiranje iz Microsemi SoC-a ili podržanog sistema za programiranje treće strane. Pogledajte online pomoć programera za informacije o programiranju Microsemi SoC uređaja.
Verifikacija sistema
Možete izvršiti verifikaciju sistema na programiranom uređaju pomoću dijagnostičkog alata Silicon Explorer.
Pogledajte Silicon Explorer Brzi početak za informacije o korištenju Silicon Explorera.

Generisanje Netlists

Ovo poglavlje opisuje procedure za generiranje EDIF i strukturnih VHDL netlistova.
Generiranje EDIF Netlist
Nakon što snimite svoju šemu ili sintetizirate svoj dizajn, generirajte EDIF netlistu iz vašeg alata za snimanje ili sintezu šeme. Koristite EDIF netlist za mjesto i rutu. Pogledajte dokumentaciju uključenu uz vaš alat za snimanje ili sintezu šeme za informacije o generiranju EDIF netlist.
Generiranje strukturne VHDL Netlist
Strukturna VHDL netlist files se generiraju automatski kao dio vašeg Libero SoC projekta.
Možete pronaći svoju VHDL netlistu files u /synthesis direktoriju vašeg Libero projekta. Za nprample, ako je vaš projektni direktorij nazvan project1, onda vaša netlist files se nalaze u /project1/synthesis.
Neke porodice vam omogućavaju da ih izvozite files ručno za upotrebu u vanjskim alatima. Ako vaš uređaj podržava ovu funkciju, možete izvesti netlist files iz Alati > Izvoz > Netlist.

Simulacija sa ModelSim-om

Ovo poglavlje opisuje korake za izvođenje simulacije ponašanja, strukture i vremena korištenjem ModelSim simulatora.
Prikazane procedure su za PC. Iste procedure postavljanja rade slično za UNIX. Upotrijebite kose crte naprijed umjesto stražnjih kosih crta. Za PC, ukucajte komande u MTI prozor. Za UNIX, upišite komande u UNIX prozor.

Simulacija ponašanja
Koristite sljedeću proceduru za izvođenje simulacije ponašanja dizajna. Pogledajte dokumentaciju
uključeno uz vaš alat za simulaciju za dodatne informacije o izvođenju simulacije ponašanja.

1. Pozovite svoj ModelSim simulator. (samo za PC)
2. Promijenite direktorij u direktorij vašeg projekta. Ovaj direktorij mora uključivati ​​vaš VHDL dizajn files i testbench. Tip: cd
3. Mapa do biblioteke. Ako su bilo koja jezgra instancirana u vašem VHDL izvoru, upišite sljedeću naredbu da ih mapirate u kompajliranu VITAL biblioteku: vmap $ALSDIR\lib\vtl\95\mti\
   Za referencu na porodičnu biblioteku u vašem VHDL dizajnu files, dodajte sljedeće redove svom VHDL dizajnu files: biblioteka ; koristiti .components.all;
4. Kreirajte "radni" direktorij. Tip: vlib rad
5. Mapa do direktorija “rad”. Unesite sljedeću naredbu: vmap work .\work
6. Izvršite simulaciju ponašanja vašeg dizajna. Da biste izvršili simulaciju ponašanja koristeći svoj VSystem ili ModelSim simulator, kompajlirajte svoj VHDL dizajn i testbench files i pokrenite simulaciju. Za hijerarhijske dizajne, kompajlirajte blokove dizajna niže razine prije blokova dizajna višeg nivoa.

Sljedeće naredbe pokazuju kako kompajlirati VHDL dizajn i testbench files:
vcom -93 .vhd
vcom -93 .vhd

Da biste simulirali dizajn, upišite:
vsim
Za nprample:
vsim test_adder_behave
Par entitet-arhitektura specificiran konfiguracijom pod nazivom test_adder_behave u testbench će biti simuliran. Ako vaš dizajn sadrži PLL jezgro, koristite rezoluciju od 1ps:
vsim -t ps
Za nprample:
vsim -t ps test_adder_behave

Strukturna simulacija
Koristite sljedeću proceduru za izvođenje strukturne simulacije.

1. Generirajte strukturnu VHDL netlistu. Ako koristite Synopsys Design Compiler, generirajte strukturnu VHDL netlistu koristeći ovaj alat.
   Ako koristite druge alate za sintezu, generirajte VHDL na nivou vrata iz vaše EDIF netlist koristeći file generira se automatski u vašem projektu. Neke porodice dizajna vam omogućavaju da generišete files direktno iz menija Tools > Export > Netlist.
   Napomena: Generirani VHDL koristi std_logic za sve portove. Portovi sabirnice će biti u istom redoslijedu bitova kao što se pojavljuju u EDIF listi mreža.
2. Mapa do VITAL biblioteke. Pokrenite sljedeću naredbu za mapiranje kompajlirane VITAL biblioteke.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Sastavite strukturnu netlistu. Sastavite svoj VHDL dizajn i testbench files. Sljedeće naredbe pokazuju kako kompajlirati VHDL dizajn i testbench files:
   vcom -samo e -93 .vhd
   vcom -samo -93 .vhd
   vcom .vhd
   Napomena: Prvo, aplikacija kompajlira entitete. Zatim kompajlira arhitekture, kao što je potrebno za VHDL netlists napisane nekim alatima.
4. Pokrenite strukturnu simulaciju. Da biste simulirali svoj dizajn, upišite: vsim
   Za nprample: svim test_adder_structure
   Par entitet-arhitektura specificiran konfiguracijom pod nazivom test_adder_structure u testbench će biti simuliran.
   Ako vaš dizajn sadrži PLL jezgro, koristite rezoluciju od 1ps: vsim -t ps
   Za nprample: vsim -t ps test_adder_structure

Simulacija vremena
Za izvođenje simulacije vremena:

1. Ako to niste učinili, opišite svoj dizajn i kreirajte svoj testni stol.
2. Da biste izvršili simulaciju vremena koristeći svoj V-System ili ModelSim simulator, kompajlirajte svoj VHDL dizajn i testbench files, ako već nisu kompajlirani za strukturnu simulaciju, i pokrenite simulaciju. Sljedeće naredbe pokazuju kako kompajlirati VHDL dizajn i testbench files:
   vcom -samo e -93 .vhd
   vcom -samo -93 .vhd
   vcom .vhd
   Napomena: Izvođenje prethodnih koraka prvo kompajlira entitete, a zatim arhitekture, kao što je potrebno za VHDL liste mreža koje su napisali neki alati.
3. Pokrenite simulaciju povratne napomene koristeći informacije o vremenu u SDF-u file. Tip: vsim -sdf[max|typ|min] / = .sdf -c
   The opcija specificira regiju (ili putanju) do instance u dizajnu gdje počinje back anotacija. Možete ga koristiti da navedete određenu FPGA instancu u većem dizajnu sistema ili testnom stolu za koji želite da dodate beleške. Za nprample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   U ovom exampda, entitetski sabirač je instanciran kao instanca “uut” u testbench-u. Par entitet-arhitektura određen konfiguracijom pod nazivom “test_adder_structural” u testbench-u će biti simuliran korištenjem maksimalnih kašnjenja navedenih u SDF-u file.
   Ako vaš dizajn sadrži PLL jezgro, koristite rezoluciju od 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Za nprample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Podrška za proizvod

Microsemi SoC Products Group podržava svoje proizvode različitim uslugama podrške, uključujući korisničku podršku, centar za tehničku podršku korisnicima, websajt, elektronska pošta i prodajne kancelarije širom sveta.
Ovaj dodatak sadrži informacije o kontaktiranju Microsemi SoC Products Group i korištenju ovih usluga podrške.

Služba za korisnike
Obratite se korisničkoj službi za netehničku podršku za proizvode, kao što su cijene proizvoda, nadogradnje proizvoda, ažurirane informacije, status narudžbe i autorizacija.
Iz Sjeverne Amerike pozovite 800.262.1060
Iz ostatka svijeta pozovite 650.318.4460
Fax, sa bilo kojeg mjesta na svijetu, 408.643.6913

Centar za tehničku podršku korisnicima
Microsemi SoC Products Group upošljava svoj Centar za tehničku podršku za korisnike sa visoko obučenim inženjerima koji mogu pomoći da odgovore na vaša pitanja o hardveru, softveru i dizajnu o Microsemi SoC proizvodima. Centar za tehničku podršku za korisnike troši mnogo vremena na kreiranje napomena o aplikaciji, odgovora na uobičajena pitanja ciklusa dizajna, dokumentacije poznatih problema i raznih često postavljanih pitanja. Stoga, prije nego što nas kontaktirate, posjetite naše online resurse. Vrlo je vjerovatno da smo već odgovorili na vaša pitanja.

Tehnička podrška
Posjetite korisničku podršku webstranica (www.microsemi.com/soc/support/search/default.aspx) za više informacija i podrške. Mnogi odgovori dostupni na pretraživačkoj mreži web resursi uključuju dijagrame, ilustracije i veze do drugih izvora na website.

Website
Možete pretraživati ​​razne tehničke i netehničke informacije na početnoj stranici SoC-a, na adresi www.microsemi.com/soc.

Kontaktiranje Centra za tehničku podršku za korisnike
U Centru za tehničku podršku rade visokokvalifikovani inženjeri. Centar za tehničku podršku se može kontaktirati putem e-pošte ili preko Microsemi SoC Products Group website.
Email
Svoja tehnička pitanja možete poslati na našu adresu e-pošte i dobiti odgovore putem e-pošte, faksa ili telefona. Također, ako imate problema s dizajnom, možete poslati svoj dizajn e-poštom files da dobijete pomoć.
Konstantno pratimo email nalog tokom dana. Kada nam šaljete svoj zahtjev, obavezno navedite svoje puno ime, naziv kompanije i svoje kontakt podatke za efikasnu obradu vašeg zahtjeva.
Adresa elektronske pošte tehničke podrške je soc_tech@microsemi.com.

Moji slučajevi
Klijenti Microsemi SoC Products Group mogu slati i pratiti tehničke slučajeve na mreži tako što će otići na Moji slučajevi.
Izvan SAD-a
Korisnici kojima je potrebna pomoć izvan vremenskih zona SAD-a mogu kontaktirati tehničku podršku putem e-pošte (soc_tech@microsemi.com) ili kontaktirajte lokalni prodajni ured. Oglase prodajnih ureda možete pronaći na www.microsemi.com/soc/company/contact/default.aspx.

ITAR tehnička podrška
Za tehničku podršku za RH i RT FPGA koji su regulisani propisima o međunarodnom prometu oružja (ITAR), kontaktirajte nas putem soc_tech_itar@microsemi.com. Alternativno, u okviru Moji predmeti, izaberite Da na padajućoj listi ITAR. Za kompletnu listu mikrosemi FPGA koje regulira ITAR, posjetite ITAR web stranica.

Microsemi korporativno sjedište
One Enterprise, Aliso Viejo, CA 92656 SAD
Unutar SAD-a: +1 949-380-6100
Prodaja: +1 949-380-6136
Fax: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) nudi sveobuhvatan portfolio poluprovodničkih rješenja za: svemir, odbranu i sigurnost; preduzeća i komunikacije; i tržišta industrijske i alternativne energije. Proizvodi uključuju analogne i RF uređaje visokih performansi, visokopouzdane, mešovite signalne i RF integrisane kola, prilagodljive SoC, FPGA i kompletne podsisteme. Microsemi ima sjedište u Aliso Viejo, Kalifornija. Saznajte više na www.microsemi.com.

© 2012 Microsemi Corporation. Sva prava zadržana. Microsemi i Microsemi logo su zaštitni znakovi Microsemi Corporation. Svi ostali zaštitni znakovi i uslužni znaci vlasništvo su njihovih vlasnika.
5-57-9006-12/11.12

Dokumenti / Resursi

Microchip VHDL VITAL SoC Design Suite Verzije [pdf] Korisnički priručnik Verzije 2024.2 do 12.0, VHDL VITAL SoC Design Suite verzije, VHDL VITAL, SoC Design Suite verzije, Verzije paketa, Verzije

Reference

• Uputstvo za upotrebu