Vodič za korisnike intel BCH IP Core

Intel BCH IP Core

O BCH IP Core

Povezane informacije

• Arhiva osnovnih dokumenata BCH IP na stranici 24
  • Pruža listu korisničkih vodiča za prethodne verzije BCH IP Core.
• Uvod u Intel FPGA IP jezgra
  • Pruža opšte informacije o svim Intel FPGA IP jezgrama, uključujući parametriranje, generisanje, nadogradnju i simulaciju IP jezgara.
• Kreiranje Version-Independent IP i Qsys simulacijskih skripti
  • Kreirajte skripte za simulaciju koje ne zahtijevaju ručno ažuriranje softvera ili nadogradnje IP verzije.
• Najbolje prakse upravljanja projektima
  • Smjernice za efikasno upravljanje i prenosivost vašeg projekta i IP-a files.

 Intel® DSP IP Core karakteristike

• Avalon® Streaming (Avalon-ST) sučelja
• Spreman DSP Builder za Intel® FPGA
• Testne ploče za provjeru IP jezgre
• IP funkcionalni simulacijski modeli za upotrebu u VHDL i Verilog HDL simulatorima koje podržava Intel

BCH IP Core Features

• Koder ili dekoder visokih performansi koji se potpuno može parametrirati za otkrivanje i ispravljanje grešaka:
• Broj simbola po kodnoj riječi
• Broj kontrolnih simbola po kodnoj riječi
• Broj paralelnih ulaznih bitova

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.

• Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Podrška porodice DSP IP Core uređaja

Intel nudi sljedeće nivoe podrške za uređaje za Intel FPGA IP jezgre:

• Napredna podrška—IP jezgro je dostupno za simulaciju i kompilaciju za ovu familiju uređaja. FPGA programiranje file (.pof) podrška nije dostupna za Quartus Prime Pro Stratix 10 Edition Beta softver i kao takvo zatvaranje IP vremena ne može se garantovati. Vremenski modeli uključuju početne inženjerske procjene kašnjenja zasnovane na ranim informacijama nakon rasporeda. Modeli vremena su podložni promjenama jer testiranje na silikonu poboljšava korelaciju između stvarnog silicijuma i vremenskih modela. Možete koristiti ovo jezgro IP-a za studije arhitekture sistema i resursa, simulaciju, pinout, procjenu kašnjenja sistema, osnovnu procjenu vremena (budžetiranje naftovoda) i strategiju I/O prijenosa (širina putanje podataka, dubina burstova, kompromisi sa I/O standardima ).
• Preliminarna podrška—Intel verifikuje IP jezgro sa preliminarnim vremenskim modelima za ovu familiju uređaja. IP jezgro ispunjava sve funkcionalne zahtjeve, ali je možda još uvijek u fazi analize vremena za porodicu uređaja. Možete ga koristiti u proizvodnim dizajnima s oprezom.
• Konačna podrška—Intel verifikuje IP jezgro sa konačnim vremenskim modelima za ovu porodicu uređaja. IP jezgro ispunjava sve funkcionalne i vremenske zahtjeve za familiju uređaja. Možete ga koristiti u dizajnu proizvodnje.

Tabela 1. Podrška porodice DSP IP Core uređaja

Porodica uređaja	Podrška
Arria® II GX	Final
Arria II GZ	Final
Arria V	Final
Intel Arria 10	Final
Cyclone® IV	Final
Ciklon V	Final
Intel Cyclone 10	Final
Intel MAX® 10 FPGA	Final
Stratix® IV GT	Final
Stratix IV GX/E	Final
Stratix V	Final
Intel Stratix 10	Napred
Druge porodice uređaja	Nema podrške

 Informacije o izdanju BCH IP Core

Koristite informacije o izdanju prilikom licenciranja IP jezgra.

Tabela 2. Informacije o izdanju

Stavka	Opis
Verzija	17.1
Datum izlaska	Novembar 2017
Šifra za narudžbu	IP-BCH (IPR-BCH)

Intel potvrđuje da trenutna verzija Quartus Prime softvera kompajlira prethodnu verziju svakog IP jezgra. Intel ne potvrđuje da softver Quartus Prime kompajlira verzije IP jezgra starije od prethodne verzije. Intel FPGA IP Release Notes navodi sve izuzetke.
Povezane informacije

• Napomene o izdanju Intel FPGA IP
• Greške za BCH IP jezgro u bazi znanja

DSP IP Core Verifikacija

• Prije oslobađanjaasinU verziji IP jezgre, Intel provodi sveobuhvatne regresijske testove kako bi provjerio njen kvalitet i ispravnost. Intel generira prilagođene varijacije IP jezgre kako bi isprobao različite opcije parametara i temeljito simulira rezultirajuće simulacijske modele s rezultatima provjerenim u odnosu na glavne simulacijske modele.

BCH IP jezgre performanse i korištenje resursa

• Tipično očekivane performanse za BCH IP Core koristeći Quartus Prime softver sa uređajima Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8) i Stratix V (5SGXEA7H3F35C3). gdje je m broj bitova po simbolu; n je dužina kodne riječi; d je širina paralelnog unosa podataka; t je sposobnost ispravljanja grešaka.

Tabela 3. Performanse dekodera i korištenje resursa

Uređaj	Parameters				Memorija		ALM	Registri		max (MHz)
	m	n	d	t	M10K	M20K		Primarni	Sekundarni y
Arria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Ciklon V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Arria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Ciklon V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Arria V	8	255	2	42	4	—	5,539	13,238	788	207
Ciklon V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Arria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Ciklon V	8	255	5	42	5	—	10,234	23,391	1,551	164
nastavak…

Uređaj	Parameters				Memorija		ALM	Registri		max (MHz)
	m	n	d	t	M10K	M20K		Primarni	Sekundarni y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Tablica 4. Performanse kodera i korištenje resursa

Uređaj	Parameters				Memorija		ALM	Registri		max (MHz)
	m	n	d	t	M10K	M20K		Primarni	Sekundarni y
Arria V	8	255	10	42	2	—	337	592	0	243
Ciklon V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Arria V	8	255	12	42	2	—	386	602	0	257
Ciklon V	8	255	12	42	2	—	395	602	0	174
nastavak…

Uređaj	Parameters				Memorija		ALM	Registri		max (MHz)
	m	n	d	t	M10K	M20K		Primarni	Sekundarni y
Stratix V	8	255	12	42	—	1	391	614	0	400
Arria V	8	255	2	42	2	—	219	547	12	275
Ciklon V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Arria V	8	255	5	42	2	—	237	563	3	276
Ciklon V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core Početak rada

Instaliranje i licenciranje Intel FPGA IP jezgri

Instalacija softvera Intel Quartus® Prime uključuje Intel FPGA IP biblioteku. Ova biblioteka pruža mnogo korisnih IP jezgara za vašu proizvodnju bez potrebe za dodatnom licencom. Neka Intel FPGA IP jezgra zahtijevaju kupovinu posebne licence za proizvodnu upotrebu. Intel FPGA IP Evaluation Mode vam omogućava da procenite ove licencirane Intel FPGA IP jezgre u simulaciji i hardveru, pre nego što odlučite da kupite licencu za punu produkciju IP jezgra. Potrebno je da kupite punu proizvodnu licencu za licencirana Intel IP jezgra nakon što završite testiranje hardvera i budete spremni da koristite IP u proizvodnji. Softver Intel Quartus Prime podrazumevano instalira IP jezgre na sledećim lokacijama:
Slika 1. Putanja za instalaciju IP jezgra

Tabela 5. Lokacije za instalaciju IP jezgra

Lokacija	Softver	Platforma
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Windows*
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	Windows
:/intelFPGA_pro/Quartus/IP/Altera	Intel Quartus Prime Pro Edition	Linux *
:/inter FPGA/Quartus/IP/Altera	Intel Quartus Prime Standard Edition	Linux

Intel FPGA IP Evaluation Mode

Besplatni Intel FPGA IP Evaluation Mode omogućava vam da procijenite licencirane Intel FPGA IP jezgre u simulaciji i hardveru prije kupovine. Intel FPGA IP Evaluation Mode podržava sljedeće evaluacije bez dodatne licence:

• Simulirajte ponašanje licenciranog Intel FPGA IP jezgra u vašem sistemu.
• Brzo i jednostavno provjerite funkcionalnost, veličinu i brzinu IP jezgre.
• Generirajte vremenski ograničeno programiranje uređaja files za dizajne koji uključuju IP jezgre.
• Programirajte uređaj sa svojom IP jezgrom i provjerite svoj dizajn u hardveru.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.

• Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Intel FPGA IP Evaluation Mode podržava sljedeće načine rada:

• Vezano—Omogućava neograničeno pokretanje dizajna koji sadrži licencirani Intel FPGA IP sa vezom između vaše ploče i glavnog računara. Vezani način rada zahtijeva serijsku zajedničku grupu za testiranje (JTAG) kabl spojen između JTAG port na vašoj ploči i host računar, koji pokreće Intel Quartus Prime Programmer tokom perioda procene hardvera. Programatoru je potrebna samo minimalna instalacija Intel Quartus Prime softvera i nije potrebna Intel Quartus Prime licenca. Računar domaćin kontrolira vrijeme evaluacije slanjem periodičnog signala uređaju preko JTAG luka. Ako sve licencirane IP jezgre u dizajnu podržavaju privezani način rada, vrijeme evaluacije teče dok bilo koja evaluacija IP jezgre ne istekne. Ako sve IP jezgre podržavaju neograničeno vrijeme evaluacije, uređaj neće isteći.
• Nevezano—Omogućava pokretanje dizajna koji sadrži licenciranu IP adresu na ograničeno vrijeme. IP jezgro se vraća u nevezani način rada ako se uređaj isključi sa glavnog računara koji koristi softver Intel Quartus Prime. IP jezgro se također vraća u nevezani način rada ako bilo koje drugo licencirano IP jezgro u dizajnu ne podržava privezani način rada.

Kada istekne vreme evaluacije za bilo koji licencirani Intel FPGA IP u dizajnu, dizajn prestaje da funkcioniše. Sve IP jezgre koje koriste Intel FPGA IP Evaluation Mode ističu istovremeno kada istekne bilo koja IP jezgra u dizajnu. Kada istekne vrijeme evaluacije, morate reprogramirati FPGA uređaj prije nego što nastavite s verifikacijom hardvera. Da biste proširili upotrebu IP jezgra za proizvodnju, kupite punu licencu za proizvodnju za IP jezgro.
Morate kupiti licencu i generirati potpuni proizvodni licencni ključ prije nego što možete generirati neograničeno programiranje uređaja file. Tokom Intel FPGA IP Evaluation Mode, kompajler generiše samo vremenski ograničeno programiranje uređaja file ( _time_limited.sof) koji ističe u vremenskom ograničenju.

Slika 2. Tok režima procene Intel FPGA IP

Napomena:

Pogledajte korisnički vodič svakog IP jezgra za korake parametrizacije i detalje implementacije.
Intel licencira IP jezgre na stalnoj osnovi po sjedištu. Naknada za licencu uključuje održavanje i podršku prve godine. Morate obnoviti ugovor o održavanju da biste primali ažuriranja, ispravke grešaka i tehničku podršku nakon prve godine. Morate kupiti punu proizvodnu licencu za Intel FPGA IP jezgre za koje je potrebna proizvodna licenca prije generiranja programiranja filekoje možete koristiti neograničeno vrijeme. Tokom Intel FPGA IP Evaluation Mode, kompajler generiše samo vremenski ograničeno programiranje uređaja file ( _time_limited.sof) koji ističe u vremenskom ograničenju. Da biste dobili svoje proizvodne licencne ključeve, posjetite samouslužni centar za licenciranje ili kontaktirajte svog lokalnog predstavnika Intel FPGA.
Ugovori o licenci za Intel FPGA softver regulišu instalaciju i upotrebu licenciranih IP jezgara, softvera za dizajn Intel Quartus Prime i svih nelicenciranih IP jezgara.

Povezane informacije

• Intel Quartus Prime lokacija za licenciranje
• Instalacija i licenciranje Intel FPGA softvera

BCH IP Core Intel FPGA IP Evaluation Mode Timeout Ponašanje

Sve IP jezgre u uređaju ističu istovremeno kada se dostigne najrestriktivnije vrijeme evaluacije. Ako dizajn ima više od jedne IP jezgre, ponašanje pri isteku druge IP jezgre može maskirati ponašanje određenog IP jezgra. Za IP jezgre, vremensko ograničenje bez veze je 1 sat; vrijednost vremenskog ograničenja vezanog je neograničena. Vaš dizajn prestaje da radi nakon isteka vremena za evaluaciju hardvera. Softver Quartus Prime koristi Intel FPGA IP Evaluation Mode Files (.ocp) u direktoriju vašeg projekta da identifikujete vašu upotrebu programa za evaluaciju Intel FPGA IP Evaluation Mode. Nakon što aktivirate funkciju, nemojte ih brisati files. Kada istekne vrijeme evaluacije, izlazni port podataka data_out postaje nizak
Povezane informacije
AN 320: OpenCore Plus evaluacija megafunkcija

Katalog i uređivač parametara

IP katalog prikazuje IP jezgre dostupne za vaš projekat. Koristite sljedeće karakteristike IP kataloga da locirate i prilagodite IP jezgro:

• Filtrirajte IP katalog da biste prikazali IP za aktivnu porodicu uređaja ili Prikaži IP za sve porodice uređaja. Ako nemate otvoren nijedan projekat, odaberite Porodicu uređaja u IP katalogu.
• Ukucajte u polje za pretraživanje da biste pronašli bilo koje puno ili djelomično ime IP jezgre u IP katalogu.
• Kliknite desnim tasterom miša na ime IP jezgra u IP Katalogu da biste prikazali detalje o podržanim uređajima, da biste otvorili fasciklu za instalaciju IP jezgra i za veze do IP dokumentacije.
• Kliknite Traži IP adresa partnera za pristup informacijama o IP adresi partnera na web.
• Uređivač parametara traži od vas da navedete ime varijacije IP-a, opcionalne portove i izlaz file opcije generacije. Editor parametara generiše Intel Quartus Prime IP najvišeg nivoa file (.ip) za IP varijaciju u projektima Intel Quartus Prime Pro Edition.
• Editor parametara generiše Quartus IP najvišeg nivoa file (.qip) za IP varijaciju u projektima Intel Quartus Prime Standard Edition. Ove files predstavljaju IP varijaciju u projektu i pohranjuju informacije o parametrizaciji.

Slika 3. Uređivač IP parametara (Intel Quartus Prime Pro Edition)

Slika 4. Uređivač IP parametara (Intel Quartus Prime Standard Edition)

Generiranje IP jezgri (Intel Quartus Prime Pro Edition)

Brzo konfigurišite Intel FPGA IP jezgra u Intel Quartus Prime uređivaču parametara. Dvaput kliknite bilo koju komponentu u IP katalogu da pokrenete uređivač parametara. Editor parametara vam omogućava da definirate prilagođenu varijaciju IP jezgre. Editor parametara generiše sintezu IP varijacije i opcionu simulaciju files and

dodaje
the .ip file automatski predstavlja varijaciju vašeg projekta.
Slika 5. Uređivač IP parametara (Intel Quartus Prime Pro Edition)

Slijedite ove korake da biste locirali, instancirali i prilagodili IP jezgro u uređivaču parametara:

1. Kreirajte ili otvorite Intel Quartus Prime projekat (.qpf) da sadrži instanciranu varijaciju IP-a.
2. U IP katalogu (Alati ➤ IP Katalog), pronađite i dvaput kliknite na ime IP jezgre da ga prilagodite. Da biste locirali određenu komponentu, upišite dio ili cijeli naziv komponente u polje za pretragu IP kataloga. Pojavljuje se prozor Nova varijacija IP adrese.
3. Odredite naziv najviše razine za vašu prilagođenu varijaciju IP-a. Nemojte uključivati ​​razmake u nazive ili staze IP varijacija. Editor parametara sprema postavke IP varijacije u a file imenovani .ip. Kliknite OK. Pojavljuje se uređivač parametara.
4. Postavite vrijednosti parametara u uređivaču parametara i view blok dijagram za komponentu. Kartica Parameterization Messages na dnu prikazuje sve greške u IP parametrima:

• Opciono, odaberite unaprijed postavljene vrijednosti parametara ako su navedene za vašu IP jezgru. Unapred podešene vrijednosti određuju početne vrijednosti parametara za određene aplikacije.
• Navedite parametre koji definiraju funkcionalnost IP jezgre, konfiguracije portova i karakteristike specifične za uređaj.
• Odredite opcije za obradu IP jezgra files u drugim EDA alatima.
• Napomena: Pogledajte korisnički vodič za IP jezgro za informacije o specifičnim parametrima IP jezgra.

1. Kliknite Generate HDL. Pojavljuje se dijaloški okvir Generacija.
2. Navedite izlaz file opcije generisanja, a zatim kliknite na Generiraj. Sinteza i simulacija files generirati prema vašim specifikacijama.
3. Da biste generisali simulacioni testni stol, kliknite na Generiraj ➤ Generiraj sistem za testiranje. Odredite opcije generisanja testbench-a, a zatim kliknite Generiši.
4. Da biste generisali predložak za instanciranje HDL-a koji možete kopirati i zalijepiti u uređivač teksta, kliknite na Generiraj ➤ Prikaži predložak instanciranja.
5. Kliknite na Završi. Kliknite Da ako se od vas zatraži da dodate files predstavlja IP varijaciju vašeg projekta.
6. Nakon generiranja i instanciranja vaše IP varijacije, izvršite odgovarajuće dodjele pinova za povezivanje portova.

Napomena: Neke IP jezgre generiraju različite HDL implementacije prema parametrima IP jezgra. Osnovni RTL ovih IP jezgri sadrži jedinstveni hash kod koji sprječava kolizije imena modula između različitih varijacija IP jezgre. Ovaj jedinstveni kod ostaje dosljedan, s obzirom na iste IP postavke i verziju softvera tokom generiranja IP-a. Ovaj jedinstveni kod se može promijeniti ako uredite parametre IP jezgre ili nadogradite verziju IP jezgre. Da biste izbjegli ovisnost o ovim jedinstvenim kodovima u vašem simulacijskom okruženju, pogledajte Generiranje kombinirane skripte za postavljanje simulatora.

Izlaz generacije IP jezgra (Intel Quartus Prime Pro Edition)

Softver Intel Quartus Prime generiše sledeći izlaz file strukturu za pojedinačna IP jezgra koja nisu dio sistema Platform Designer.

Slika 6. Individualni izlaz za IP jezgro (Intel Quartus Prime Pro Edition)

• Ako je podržano i omogućeno za vašu varijaciju IP jezgre.

Tabela 6. Izlaz Files Intel FPGA IP generacije

File Ime	Opis
<your_ip>.ip	Varijacija IP najvišeg nivoa file koji sadrži parametrizaciju IP jezgre u vašem projektu. Ako je varijacija IP-a dio sistema Platform Designer, uređivač parametara također generiše .qsys file.
<your_ip>.cmp	Deklaracija VHDL komponente (.cmp) file je tekst file koji sadrži lokalne generičke definicije i definicije portova koje koristite u VHDL dizajnu files.
<your_ip>_generation.rpt	IP ili Platform Designer dnevnik generacije file. Prikazuje sažetak poruka tokom generisanja IP adrese.
nastavak…

File Ime	Opis
<your_ip>.qgsimc (samo sistemi Platform Designer)	Keširanje simulacije file koji poredi .qsys i .ip files trenutnom parametrizacijom sistema Platform Designer i IP jezgra. Ovo poređenje određuje može li Platform Designer preskočiti regeneraciju HDL-a.
<your_ip>.qgsynth (samo sistemi Platform Designer)	Keširanje sinteze file koji poredi .qsys i .ip files trenutnom parametrizacijom sistema Platform Designer i IP jezgra. Ovo poređenje određuje može li Platform Designer preskočiti regeneraciju HDL-a.
<your_ip>.qip	Sadrži sve informacije za integraciju i kompajliranje IP komponente.
<your_ip>.csv	Sadrži informacije o statusu nadogradnje IP komponente.
.bsf	Simbolični prikaz varijacije IP-a za upotrebu u blok dijagramu Files (.bdf).
<your_ip>.spd	Input file taj ip-make-simscript zahtijeva da generiše simulacijske skripte. .spd file sadrži listu filekoje generišete za simulaciju, zajedno sa informacijama o memorijama koje inicijalizujete.
<your_ip>.ppf	Pin Planner File (.ppf) pohranjuje dodjelu portova i čvorova za IP komponente koje kreirate za korištenje s Pin Plannerom.
<your_ip>_bb.v	Koristite Verilog BlackBox (_bb. v) file kao prazna deklaracija modula za upotrebu kao crna kutija.
<your_ip>_inst.v ili _inst.vhd	HDL example instantiation template. Kopirajte i zalijepite sadržaj ovoga file u vaš HDL file za instanciranje IP varijacije.
<your_ip>.regmap	Ako IP sadrži informacije o registru, Intel Quartus Prime softver generiše .regmap file. .regmap file opisuje informacije o mapi registra master i slave interfejsa. Ovo file dopunjuje the .sopcinfo file pružanjem detaljnijih informacija registra o sistemu. Ovo file omogućava prikaz registra viewi statistike koje se mogu prilagoditi korisnicima u sistemskoj konzoli.
<your_ip>.svd	Omogućava HPS System Debug alatima da view mape registara perifernih uređaja koji se povezuju na HPS unutar sistema Platform Designer. Tokom sinteze, Intel Quartus Prime softver pohranjuje .svd files za podređeni interfejs koji je vidljiv masterima sistemske konzole u .sof file u sesiji otklanjanja grešaka. Sistemska konzola čita ovaj odjeljak, koji Platform Designer traži informacije o mapi registra. Za sistemske slave, Platform Designer pristupa registrima po imenu.
<your_ip>.vyour_ip>.vhd	HDL filekoji instanciraju svaki podmodul ili podređeno IP jezgro za sintezu ili simulaciju.
mentor/	Sadrži msim_setup.TCL skriptu za postavljanje i pokretanje ModelSim simulacije.
aldec/	Sadrži Riviera*-PRO skriptu rivierapro_setup. TCL za postavljanje i pokretanje simulacije.
/synopsys/vcs /synopsys/vcsmx	Sadrži shell skriptu vcs_setup.sh za postavljanje i pokretanje VCS* simulacije. Sadrži shell skriptu vcsmx_setup.sh i synopsys_sim.setup file za postavljanje i pokretanje VCS MX* simulacije.
/cadence	Sadrži shell skriptu ncsim_setup.sh i druge postavke files za postavljanje i pokretanje NCSIM simulacije.
/podmoduli	Sadrži HDL files za podmodul IP jezgra.
<IP podmodul>/	Platform Designer generira /synth i /sim poddirektorije za svaki direktorij IP podmodula koji generira Platform Designer.

Simulacija Intel FPGA IP jezgara

Intel Quartus Prime softver podržava IP core RTL simulaciju u specifičnim EDA simulatorima. IP generacija stvara simulaciju files, uključujući funkcionalni simulacijski model, bilo koji testni stol (ili nprample design), i skripte za podešavanje simulatora specifične za svaku IP jezgru. Koristite funkcionalni simulacijski model i bilo koji testni stol ili example dizajn za simulaciju. Izlaz IP generiranja također može uključivati ​​skripte za kompajliranje i pokretanje bilo koje testbench. Skripte navode sve modele ili biblioteke koje su vam potrebne za simulaciju vašeg IP jezgra.
Softver Intel Quartus Prime omogućava integraciju sa mnogim simulatorima i podržava višestruke tokove simulacije, uključujući vaše sopstvene skriptovane i prilagođene tokove simulacije. Koji god tok da odaberete, simulacija IP jezgre uključuje sljedeće korake:

1. Generirajte simulacijski model, testbench (ili nprample design) i skripta za postavljanje simulatora files.
2. Postavite okruženje simulatora i sve simulacijske skripte.
3. Kompilirajte biblioteke simulacijskih modela.
4. Pokrenite svoj simulator.

DSP Builder za tok dizajna Intel FPGA

DSP Builder za Intel FPGA skraćuje cikluse dizajna digitalne obrade signala (DSP) pomažući vam da kreirate hardversku reprezentaciju DSP dizajna u razvojnom okruženju prilagođenom algoritmu.
Ovo IP jezgro podržava DSP Builder za Intel FPGA. Koristite DSP Builder za Intel FPGA tok ako želite da kreirate DSP Builder za Intel FPGA model koji uključuje varijaciju IP jezgra; koristite IP Katalog ako želite da kreirate varijaciju IP jezgre koju možete ručno instancirati u svom dizajnu.
Povezane informacije
Poglavlje Korištenje MegaCore funkcija u priručniku DSP Builder za Intel FPGA.

Funkcionalni opis BCH IP Core

Ova tema opisuje arhitekturu IP jezgra, sučelja i signale.
Možete parametrirati BCH IP jezgro kao koder ili dekoder. Koder prima pakete podataka i generira simbole za provjeru; dekoder otkriva i ispravlja greške.

BCH IP Core Encoder

BCH enkoder ima paralelnu arhitekturu sa ulazom i izlazom d bitova podataka. Kada enkoder primi simbole podataka, on generiše simbole za proveru za datu kodnu reč i šalje ulaznu kodnu reč sa simbolima za proveru na izlazno sučelje. Koder koristi povratni pritisak na uzvodnoj komponenti kada generira simbole za provjeru.
Slika 7. Tajming kodera

Signal spremnosti pokazuje da enkoder može prihvatiti dolazni tok. Na clk rastućoj ivici, ako je signal spremnosti enkodera visok, pošaljite ulazni tok podataka preko data_in porta i potvrdite opterećenje visoko kako biste naznačili valjane ulazne podatke. Pretpostavimo da je za cijelu riječ poruke potreban X sat signala. Kada ovaj ulazni proces dostigne cikluse takta X-1, signal spremnosti enkodera postaje nizak. Na sljedećoj rastućoj ivici clk, enkoder prihvata ulaz sa porta data_in, a enkoder prima punu riječ poruke. Prije nego što se signal spremnosti ponovo vrati na visoku razinu, enkoder ne prihvaća nove ulazne podatke. Kada je signal valid_outt visok, izlazna kodirana kodna riječ je važeća na portu data_out. U prvom ciklusu takta u kojem su izlazni podaci validni, sop_out se potvrđuje visokim za samo jedan ciklus, što ukazuje na početak paketa. IP jezgro ima prednji i povratni pritisak, koji možete kontrolisati pomoću signala Ready i Sink_ready. Ispravno potvrdite sop_in i eop_in signale u ciklusu takta, tj. prvom i posljednjem ciklusu takta ulazne kodne riječi.

Skraćene šifre
BCH IP jezgro podržava skraćene kodne riječi. Skraćena kodna riječ sadrži manje simbola od maksimalne vrijednosti N, koja je 2M –1, gdje je N ukupan broj simbola po kodnoj riječi, a M broj bitova po simbolu. Skraćena kodna riječ je matematički ekvivalentna kodu maksimalne dužine s dodatnim simbolima podataka na početku kodne riječi postavljenim na 0. Na primjerample, (220,136) je skraćena kodna riječ od (255,171). Obje ove kodne riječi koriste isti broj kontrolnih simbola, 11. Za korištenje skraćenih kodnih riječi s dekoderom, koristite uređivač parametara da postavite dužinu kodne riječi na ispravnu vrijednost.

BCH IP jezgro dekoder

Kada dekoder primi kodiranu kodnu riječ, koristi simbole za provjeru da otkrije greške i ispravi ih. Primljena kodirana riječ može se razlikovati od originalne kodne riječi zbog šuma u kanalu. Dekoder detektuje greške koristeći nekoliko polinoma da locira lokaciju greške i vrednost greške. Kada dekoder dobije lokaciju i vrijednost greške, dekoder ispravlja greške u kodnoj riječi i šalje kodnu riječ na izlaz. Ako je e<=t, IP jezgro može ispraviti greške; ako je e > t, videćete nepredvidive rezultate.
Slika 8. Tajming dekodera

Kodna riječ počinje kada potvrdite signal učitavanja i sop_in signal. Dekoder prihvaća podatke na data_in kao valjane podatke. Kodna riječ se završava kada potvrdite eop_in signal. Za 1-kanalnu kodnu riječ, potvrdite sop_in i eop_in signale za jedan ciklus takta. Kada dekoder poništi signal spremnosti, dekoder ne može više obraditi podatke dok ponovo ne potvrdi signal spremnosti. Na izlazu je operacija identična. Kada dekoder potvrdi valid_out signal i sop_out signal, dekoder daje validne podatke o data_out. Dekoder potvrđuje sop_out signal i eop_out signal da označi početak i kraj kodne riječi. Dekoder automatski otkriva i ispravlja greške u kodnoj riječi i potvrđuje broj_greške signala kada naiđe na kodnu riječ koja se ne može ispraviti. Dekoder emituje punu kodnu riječ uključujući simbole za provjeru, koje biste trebali ukloniti. Signal spremnosti pokazuje da dekoder može prihvatiti dolazni tok. Na clk rastućoj ivici, ako je signal spremnosti enkodera visok, pošaljite ulazni tok podataka preko data_in i potvrdite opterećenje visoko kako biste naznačili valjane ulazne podatke. Kada je valid_out visoko, izlazna dekodirana riječ je važeća na portu data_out. Number_of_errors pokazuje broj grešaka koje IP jezgro detektuje. U prvom ciklusu takta u kojem su izlazni podaci važeći, sop_out se potvrđuje visokim za samo jedan ciklus, što ukazuje na početak izlaznog paketa. IP jezgro ima prednji i povratni pritisak, koji kontrolišete sa signalom spremnosti i signalom za spremanje. Ispravno potvrdite sop_in i eop_in signale u ciklusu takta, tj. prvom i posljednjem ciklusu takta ulazne kodne riječi.

CH IP Core Parameters

Tabela 7. Parametri

Parametar	Legal Values	Zadana vrijednost	Opis
BCH modul	Enkoder ili dekoder	Encoder	Odredite koder ili dekoder.
Broj bitova po simbolu (m)	3 do 14 (koder ili 6 do 14 (dekoder)	14	Odredite broj bitova po simbolu.
Dužina kodne riječi (n)	paritetni bitovi+1 : 2m-1	8,784	Odredite dužinu kodne riječi. Dekoder prihvata novi simbol svaki ciklus takta ako je 6.5R < N. Ako N>=6.5R +1, dekoder pokazuje kontinuirano ponašanje.
Kapacitet ispravljanja grešaka (t)	Raspon izveden iz m. Za dekoder, čarobnjak ograničava raspon između 8 i 127.	40	Odredite broj bitova koji treba ispraviti.
Bitovi pariteta	–	560	Prikazuje broj bitova parnosti u kodnoj riječi. Čarobnjak izvodi ovaj parametar iz t.
Dužina poruke (k)	–	8,224	Prikazuje broj bitova poruke u kodnoj riječi. Čarobnjak izvodi ovaj parametar iz t i n.
Primitivni polinom	–	17,475	Prikazuje primitivni polinom. proizilazi iz izbora m.
Širina paralelnih ulaznih podataka	Enkoder: 1 do min(paritetni bitovi, k-1). dekoder: • d < sprat (n*3/14) • d < sprat (n/ kat[2*log2(2*t)])	20	Broj bitova za unos svakog takta.

BCH IP jezgro sučelja i signali

Tabela 8. Signali sata i resetovanja

Ime	Tip Avalon-ST	Smjer	Opis
CLK	CLK	Input	Glavni sistemski sat. Cijela IP jezgra radi na rastućoj ivici CLK-a.
reset	reset_n	Input	Aktivan nizak signal koji resetuje ceo sistem kada se potvrdi. Ovaj signal možete potvrditi asinhrono. Međutim, morate ga poništiti sinhrono sa clk_clk signalom. Kada se IP jezgro oporavi od resetovanja, uverite se da su podaci koje prima kompletan paket.

Tabela 9. Signali ulaznog i izlaznog interfejsa Avalon-ST

Ime	Tip Avalon-ST	Smjer	Opis
spreman	spreman	Izlaz	Signal spremnosti za prijenos podataka koji označava da je sudoper spreman za prihvatanje podataka. Interfejs ponora pokreće signal spremnosti za kontrolu toka podataka kroz interfejs. Interfejs sink-a hvata signale podatkovnog interfejsa na trenutnoj clk rastućoj ivici.
data_in[]	podaci	Input	Unos podataka za svaku kodnu riječ, simbol po simbol. Vrijedi samo kada potvrdite in_valid signal.
data_out	podaci	Izlaz	Sadrži dekodirani izlaz kada IP jezgro potvrdi signal out_valid. Ispravljeni simboli su istim redoslijedom kojim su uneseni.
eop_in	eop	Input	Signal kraja paketa (kodna riječ).
eop_out	eop	Izlaz	Signal kraja paketa (kodna riječ). Ovaj signal ukazuje na granice paketa na data_in[] sabirnici. Kada IP jezgro pokreće ovaj signal visoko, to ukazuje da je kraj paketa prisutan na data_in[] magistrali. IP jezgro potvrđuje ovaj signal pri posljednjem prijenosu svakog paketa.
in_error	greška	Input	Signal greške. Određuje da li je simbol ulaznih podataka greška i da li ga dekoder može smatrati brisanjem. Samo dekoderi koji podržavaju brisanje.
opterećenje	validan	Input	Signal validnosti podataka za označavanje validnosti signala podataka. Kada potvrdite in_valid signal, signali interfejsa podataka Avalon-ST su validni. Kada poništite in_valid signal, signali interfejsa podataka Avalon-ST su nevažeći i moraju se zanemariti. Možete potvrditi in_valid signal kad god su podaci dostupni. Međutim, sink hvata podatke iz izvora samo kada IP jezgro potvrdi signal in_ready.
broj_greške or	greška	Izlaz	Označava broj grešaka (samo dekoder). Vrijedi kada IP jezgro tvrdi eop_out .
sop_in	sop	Input	Početak signala paketa (kodna riječ).
sop_out	sop	Izlaz	Početak signala paketa (kodna riječ). Ovaj signal ukazuje na granice kodne riječi na sabirnici data_in[]. Kada IP jezgro pokreće ovaj signal visoko, to ukazuje da je početak paketa prisutan na data_in[] magistrali. IP jezgro potvrđuje ovaj signal pri prvom prijenosu svake kodne riječi.
sink_ready	spreman	Input	Signal spremnosti za prijenos podataka koji pokazuje da je modul koji se nalazi na nizvodnoj liniji spreman za prihvatanje podataka. Izvor daje nove podatke (ako su dostupni) kada potvrdite signal sink_ready i prestaje pružati nove podatke kada deassert sink_ready signal. Ako izvor nije u mogućnosti da pruži nove podatke, on poništava valid_out za jedan ili više ciklusa takta sve dok nije spreman da pokreće validne signale interfejsa podataka.
valid_out	validan	Izlaz	Podaci validni signal. IP jezgro potvrđuje da je valid_out signal visok, kad god je važeći izlaz na data_out; IP jezgro poništava signal kada nema valjanog izlaza na data_out .

Za IP jezgre generirane unutar Qsys-a, svi signali su u Avalon-ST interfejsu. Za enkodere:

• Unos: in[0 do širine podataka data_in]
• Izlaz: out[0 do širine podataka data_out].

Za dekodere:

• Ulaz: in[0 do širine podataka data_in]
• Izlaz: izlaz [0 do širine podataka+broj_greške | data_out]

Avalon-ST interfejsi u DSP IP jezgrima

Avalon-ST interfejsi definišu standardni, fleksibilni i modularni protokol za prenos podataka sa izvornog interfejsa na interfejs za prijemnik.
Ulazni interfejs je Avalon-ST sink, a izlazni interfejs je Avalon-ST izvor. Avalon-ST sučelje podržava prijenos paketa s paketima koji se isprepliću na više kanala.
Avalon-ST signali interfejsa mogu opisati tradicionalne streaming interfejse koji podržavaju jedan tok podataka bez znanja o kanalima ili granicama paketa. Takva sučelja obično sadrže podatke, spremne i važeće signale. Avalon-ST sučelja također mogu podržati složenije protokole za rafal i prijenos paketa s paketima koji se isprepliću na više kanala. Avalon-ST interfejs inherentno sinhronizuje višekanalne dizajne, što vam omogućava da postignete efikasne, vremenski multipleksirane implementacije bez potrebe za implementacijom složene kontrolne logike.
Avalon-ST sučelja podržavaju povratni pritisak, koji je mehanizam kontrole protoka gdje sinkron može signalizirati izvoru da prestane sa slanjem podataka. Sink obično koristi povratni pritisak da zaustavi protok podataka kada su njegovi FIFO baferi puni ili kada ima zagušenja na svom izlazu.
Povezane informacije
Specifikacije Avalon interfejsa

Istorija revizija dokumenta

Istorija revizija BCH IP Core korisničkog vodiča.

Datum	Verzija	Promjene
2017.11.06	17.1	• Dodata podrška za Intel Cyclone 10 uređaje • Ispravljena imena signala u opisima kodera i dekodera.
2017.02.14	16.1	• Uklonjen ID proizvoda i ID dobavljača. • Ispravljeno Sposobnost ispravljanja grešaka (t) maksimalna vrijednost na 127
2015.10.01	15.1	Dodan ID proizvoda i kod za narudžbu.
2015.05.01	15.0	Prvo izdanje

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.

• Druga imena i robne marke mogu se smatrati vlasništvom drugih.

A. Arhiva osnovnih dokumenata BCH IP

Ako tabela ne navodi verziju IP jezgre, primjenjuje se korisnički vodič za prethodnu verziju IP jezgre.

IP Core verzija	Uputstvo za upotrebu
16.1	Korisnički vodič za BCH IP Core
15.1	Korisnički vodič za BCH IP Core